Circuite Logice Programabile

1. Recapitulare noţiuni de descriere în VHDL, sinteză şi

implementare în circuitele logice programabile

1. 1. Introducere

VHDL-ul este un limbaj de descriere hardware utilizat la descrierea

comportamentului circuiteleor şi a sistemelor electronice. Acronimul VHDL provine de

la VHSIC Hardware Description Language, iar VHSIC provenind de la Very High

Speed Integrated Circuit. Limbajul a fost dezvoltat începând cu anii 80 de către

Departamentul de Apărare al SUA. Prima versiune standardizată a fost în 1987, iar

apoi revăzută şi îmbunătăţită în anul 1993. Primul standard elaborat de IEEE

(Institute of Electrical and Electronics Engineers) pentru limbajul VHDL a fost IEEE

1076, ulterior fiind adăugat şi standardul IEEE 1164.

Limbajul VHDL este utilizat atât la simularea circuitelor cât şi în sinteza

acestora. De menţionat faptul că toate construcţiile limbajului sunt simulabile dar nu

toate sunt sintetizabile.

O motivaţie importantă în utilizarea unui limbaj HDL (VHDL sau Verilog)

constă în faptul că nu depinde de tehologie, astfel secvenţele de cod sunt

reutilizabile pe circuite provenind de la fabricanţi diferiţi. Cea mai cunoscută

aplicabilitate a limbajului VHDL este în proiectarea cu circuite CPLD (Complex

Programmable Logic Devices), FPGA (Field Programmable Gate Arrays) şi ASIC

(Application Specific Integrated Circuits). Odată scris un cod în VHDL acesta poate fi

sintetizat şi implementat într-un circuit CPLD sau FPGA prvenind de la Altera, Xilinx,

Atmel, etc sau poate fi trimis unui fabicant de circuite ASIC. În prezent multe circuite

digitale complexe (ex. microcontrolerele) sunt proiectate utilizând un limbaj HDL.

1. 2. Sinopticul de proiectare în VHDL

În figura 1.1 sunt prezentate etapele de descriere a proiectelor în limbaj VHDL

şi de implementare a acestora în circuite CPLD, FPGA sau ASIC. În prima fază se

face descrierea proiectului în cod VHDL şi se salvează într-un fişier cu extensia .vhd,

care va avea acelaşi nume cu cel declarat în cod după cuvântul cheie entity.

Figura 1.1 Sinopticul de proiectare în VHDL

Primul pas în procesul de sinteză este compilarea, care constă în conversia codului

VHDL ce descrie circuitul la nivel RTL (Register Transfer Level) într-un format ce va

descrie circuitul la nivel de poartă logică, aşa numita listă de conexiuni sau netlist.

Cel de al doilea pas al sintezei constă în optimizarea circuitului descris la nivel de

poartă logică, astfel încât el să funcţioneze la frecvenţă maximă sau să ocupe o

suprafaţă minimă în circuitul fizic în care va fi implementat. După aceste etape

circuitul poate fi simulat. În ultima etapă un software de plasare/routare va genera

layout-ul fizic pentru implementarea în CPLD/FPGA sau masca în cazul circuitelor

ASIC.