Circuite Logice Secvențiale

Circuite logice secventiale

Circuitele logice combinationale, sunt circuite fara memorie si se caracterizeaza prin faptul ca

semnalele de iesire sunt combinatii logice ale semnalelor de intrare.

La circuitele logice secventiale (c.l.s.), starea iesirilor depinde nu numai de starea actuala a

intrarilor, dar si de starile anterioare ale circuitului. Din acest motiv, se spune ca circuitele logice

secventiale sunt circuite cu memorie.

Schema bloc a unui circuit logic secvential este prezentata în fig. 6.1, în care am notat cu x1,

x2, , xn intrarile principale, cu y1, y2, , ym – iesirile principale, cu q1, q2, ,ql – starile interne

prezente ale circuitului si cu q1’, q2’, ,ql’ - starile interne urmatoare ale acestuia.

Fig. 6.1. Schema bloc a unui circuit logic secvential

Expresiile iesirilor si starilor urmatoare ale unui circuit logic secvential în functie de intrari si

starile prezente pot fi scrise astfel:

yk=yk(x1, x2, , xn, q1, q2, , ql);

qi’= qi’(x1, x2, , xn, q1, q2, , ql). (6.1)

În aceasta forma, relatiile 6.1 definesc un automat Mealy.

În cazul în care yk nu depinde decât de intrarile x1, x2, , xn, spunem ca relatiile 6.1 astfel

modificate, definesc un automat de tip Moore.

Starile urmatoare qi’ devin prezente dupa un interval de timp determinat de întârzierile t1,

t2, , tl, special introduse în circuit.

6.1. Circuite basculante bistabile SR

Circuitele basculante bistabile SR (CBB-SR) se obtin prin introducerea unei reactii într-un

sistem elementar de ordin zero. Sistemul astfel obtinut este de ordin 1.

CBB-SR pot fi realizate în varianta asincrona, sincrona sau "Master-Slave" (stapân-sclav).

6.1.1. Circuitul basculant bistabil SR asincron

Circuitul basculant bistabil SR asincron, cunoscut - datorita proprietatilor sale de a memora -

si sub denumirea de latch (zavor), poate fi realizat cu porti SAU-NU (NOR) sau cu porti SI-NU

(NAND).

6.1.1.1. Circuitul basculant bistabil SR asincron realizat cu NOR-uri

Circuitul basculant bistabil SR asincron realizat cu porti SAU-NU prezinta schema din fig. 6.2

si tabelul de tranzitie – tab. 6.1, în care s-a notat cu indice n - valoarea logica prezenta si cu n+1 -

valoarea logica viitoare.

Eliminând negatia în ambii membri ai relatiei 6.2, obtinem:

Qn+1 = Sn + Rn ×Qn (6.3)

a) Schema logica b) Simbolul

Fig. 6.2. CBB-SR asincron, varianta NOR

Tab.6.1. Tabel de tranzitie al CBB-SR asincron, varianta NOR

- pentru SnRn = 00, Qn+1=Qn (prima linie a tabelului de tranzitie),

- pentru SnRn= 10, Qn+1=1 indiferent de valorile lui Qn

- pentru SnRn= 01, Qn+1=0 indiferent de valorile lui Qn

- pentru SnRn=11, iesirile celor doua porti sunt fortate simultan în 0 logic, deci s-ar ajunge la

situatia inadmisibila în care:

Q Q 0 n 1 = n 1 = + + (6.4)

Din acest motiv combinatia de intrare SnRn=11 este interzisa (de obicei prin logica

suplimentara) iar în locatiile corespunzatoare ale tab. 6.1 se pune semnul "x", specific locatiilor în

care functia este nedefinita.

Denumirile S (SET) si R (RESET) ale intrarilor latch-ului SR asincron provin din limba

engleza si au semnificatiile: înscriere, respectiv stergere.

Într-adevar, observam ca pentru SnRn=10, intrarea de înscriere Sn este activata si în memoria

elementara se înscrie 1 logic, deci Qn+1=1.

Similar, pentru SnRn=01, intrarea de stergere Rn este activata si memoria este stearsa: Qn+1=