Limbajul VHDL

Imagine preview
(7/10 din 1 vot)

Acest proiect trateaza Limbajul VHDL.
Mai jos poate fi vizualizat cuprinsul si un extras din document (aprox. 2 pagini).

Arhiva contine 1 fisier doc de 40 de pagini .

Profesor indrumator / Prezentat Profesorului: ION MARIN

Iti recomandam sa te uiti bine pe extras, cuprins si pe imaginile oferite iar daca este ceea ce-ti trebuie pentru documentarea ta, il poti descarca. Ai nevoie de doar 6 puncte.

Domeniu: Automatica

Cuprins

1.Limbajul VHDL
2.Elemente lexicale
3.Tipuri de date si obiecte
4.Expresii si operatori
5.Instructiuni secventiale
6.Subprograme si pachete
a) Proceduri si functii
b) Packege-uri si declaratia corpului pentru package
7.Structura sistemelor in VHDL
1)Entitati
2)Arhitecturi
a)Declaratiile de semnal
b)Blocuri
c)Declaratii de componente
8.Comportamente VHDL
a)Atribuiri pentru semnale
b)Procese.Instructiunea wait
c)Instructiuni concurente de atribuire a valorilor pentru un semnal
9.Organizare model
a)Unitati si biblioteci de design
b)Configuratii
10.Simularea asistata de calculator
11.Simulatorul VHDLSimili3.1
a)Instalarea si licentierea
b)Spatiul de lucru
c)Exemplu

Extras din document

1.Limbajul VHDL

Limbajul VHDL este unul dintre limbajele standard folosite pentru a descrie sistemele numerice.VHDL – Very Hight Speed Integrated Circuits Hardware Description Language. Initial acest limbaj a fost folosit pentru modelarea si simularea unor circuite ASIC complexe, iar ulterior a fost utilizat pentru sinteza si implementarea logicii corespunzatoare.Posibilitati ale limbajului de programare VHDL:

• descompunerea ierarhica a sistemului

• descrierea structurala a sistemelor

• descrierea comportamentala a sistemelor

• permite verificarea functionala a sistemului prin simulare

• portabilitate

In limajul de programare VHDL , o componenta hardware (poarta logica sau microprocesor) este reprezentata de un cuplu format dintr-o entitate si o arhitectura asociata . Entitatea defineste conexiunile cu exteriorul, denumite porturi, prin listarea numelor, a directiei datelor si a tipului de date pentru fiecare port, iar arhitectura contine o descriere a structurii componentei, sau a comportamentului acesteia.

2.Elemente lexicale

a)Comentarii:

Comentariile in VHDL incep cu ' ' si se continua pana la sfarsitul randului. Ele nu au semnificatie intr o descriere VHDL.

b)Identificatori:

Identificatorii in VHDL sunt cuvinte rezervate sau nume definite de programator. Se formeaza dupa regula:

identificator ::= litera {[_ ] litera_sau_cifra}

Nu se face diferenta intre litere mari si litere mici, de exemplu id si Id reprezinta acelasi lucru.

c)Numere:

Numerele sunt reprezentate in baza 10 (numere zecimale) sau in alta baza de numeratie (de la 2 la 16). Numerele care contin '.' sunt considerate numere reale, celelalte fiind numere intregi. Numerele zecimale sunt definite de:

numar_zecimal ::= intreg[.intreg][exponent]

intreg ::= cifra{[_]cifra}

exponent :.= E[+]intreg |E[-]¬intreg

d) Caractere:

Caracterele sunt delimitate de ’ ’.

Exemple: 'A' 'a'

e)Siruri de caractere:

Sirurile de caractere sunt delimitate de "". Pentru a include " intr un sir, ghilimelele trebuie dublate. Un sir de caractere poate reprezenta valoarea unui obiect sau a unui vector de caractere.

VHDL permite o reprezentare convenabila a vectorilor de biti ('0' sau ' 1'). Sintaxa este:

sir biti ::= baza_de_reprezentare"valoare_bit"

baza de_reprezentare ::= B | O | X

valoare bit ::= cifra extinsa{[ ]cifra_extinsa}

Baza de reprezentare poate fi B (in binar), O (in octal) sau H (in hexazecimal).

3.Tipuri de date si obiecte

In VHDL exista doua feluri de tipuri: tipuri SCALARE si tipuri COMPUSE.

Tipurile scalare includ numere, cantitati fizice si enumerari, si tipuri predefinite. Tipurile compuse sunt vectori si inregistrari. In VHDL sunt definite si tipurile 'access' (pointeri) si 'file' (fisiere).

declaratie_de_tip :.= type identificator is tip

tip ::= tip_scalar

tip_compus

tip_access

tip_file

tip_scalar ::= tip_enumerare I tip-intreg I tip_real tip_fizic

tip-compus ::= tip_tablou I tip_inregistrare

a)Tip intreg:

Tipul intreg reprezinta o multime de numere intregi dintr-un interval specificat. Sintaxa este:

tip_intreg ::= multime_in_interval

multime_in_interval ::= range

interval interval ::= expresie_simpla directie expresie_simpla

directie :.= to I downto

Fisiere in arhiva (1):

  • Limbajul VHDL.doc